在半導體產業的技術競賽中，記憶體與邏輯晶片的整合方式，正逐漸成為決定AI運算效能的關鍵瓶頸。SK海力士封裝工程副總裁Jaesik Lee近日在Hot Chips 2026會議上，針對下一代高頻寬記憶體（HBM）的先進封裝技術，給出了一條相當具體的路徑圖。
這家記憶體大廠揭露的技術內涵，從HBM4的規格定義到最終朝向3D堆疊架構的長程目標，無一不指向同一個結論：封裝不再是晶片製造的「後段工序」，而是決定AI加速器能否突破頻寬與功耗瓶頸的核心戰場。
HBM4硬體規格大躍進：TSV數量破兩萬，堆疊高度達775微米
先看數字。SK海力士在會上公布的資料顯示，HBM4將採用最高24Gb的DRAM密度，支援2048個I/O數，I/O速度最高可達8Gbps。這意味著，單一堆疊的HBM4頻寬將跨越2TB/s的門檻。
把這些規格換算成實體封裝尺寸：HBM4的封裝高度約為775微米，尺寸為12.8×11毫米。更驚人的是內部的微觀結構——超過2萬個矽穿孔（TSV）與16,148個Base Micro-Bump，被壓縮在這樣的空間內。作為對照，目前HBM3E的TSV數量約為一萬出頭，HBM4幾乎是翻倍成長。
目前，SK海力士的12層HBM4產品已進入量產階段，16層則仍在認證中，後者容量最高可達48GB。這組數據背後的意思是，單一HBM模組的儲存密度與傳輸頻寬，正以超越摩爾定律的速度在膨脹。
從2.5D到3D：為何要把HBM直接疊在GPU上？
現階段的HBM與GPU、AI加速器的連接方式，是典型的2.5D封裝架構——兩者並排擺放在矽中介層（Silicon Interposer）上，透過微凸塊與中介層內的線路進行溝通。這種方式已經成為AI晶片的主流配置，台積電的CoWoS技術就是最常見的實現平台。
但SK海力士的目光已經不滿足於此。他們的技術簡報中明確揭露了最終目標：將HBM堆疊在AI加速器上方，形成真正的3D整合結構。這不是單純的「疊高一點」，而是把記憶體與運算單元之間的實體距離，從毫米級縮短到微米級。信號傳輸路徑變短，頻寬自然提升，能源效率也會跟著改善。
話說回來，這條路並不好走。3D堆疊帶來的散熱難題、供電網路（PDN）的壓降問題、機械應力與良率控制，都是業界尚未完全克服的關卡。SK海力士對此也直言不諱：要實現3D架構，必須同時解決更嚴峻的散熱、供電、機械應力與良率挑戰。
封裝技術路線轉向：混合鍵結（Hybrid Bonding）為何是關鍵？
目前HBM主要採用兩種封裝方式：熱壓鍵合搭配非導電膜（TC+NCF），以及大規模回焊搭配模封底部填充（MR+MUF）。兩者各有擅場——TC+NCF在控制Die翹曲方面表現較好，但熱阻較高、產能受限；MR+MUF則有較高的生產效率與較低的熱阻，但對翹曲及間隙填充的控制要求更為嚴苛。SK海力士目前已將先進MR-MUF技術導入16層HBM3E的生產。
不過，當堆疊層數持續增加、I/O密度不斷攀升，這些既有技術終究會遇到天花板。SK海力士的對策，是轉向混合鍵合（Hybrid Bonding）技術。
數據會說話。根據SK海力士的評估，相較於MR-MUF，混合鍵合可讓核心晶粒（Core Die）厚度增加24%，同時將TSV間距縮小至18微米以下。更關鍵的是，在堆疊層數增加的條件下，熱阻可降低約35%。他們還開發了自家的I-HBM技術，針對HBM內部的局部熱點進行改善，官方宣稱可額外降低超過30%的熱阻。
編輯觀點：從產業面來看，SK海力士這次的技術宣言，其實是在向市場傳達一個訊號：HBM的競爭已經從「誰能疊更多層」進化到「誰能把封裝技術掌握得更深」。混合鍵合、I-HBM、Power TSV最佳化，這些都是要在物理極限內擠出更多效能的硬功夫。值得留意的是，他們在簡報中同時並列了Intel EMIB與台積電CoWoS，外媒也傳出英特爾可能與SK海力士成立記憶體合資企業的消息。如果成真，這將是AI半導體供應鏈的一次重大板塊挪移，台灣的記憶體與封測廠商必須密切關注。
功率傳輸與散熱：被忽略的設計瓶頸
當HBM的I/O速度往8Gbps邁進、堆疊層數上看16層，功耗與散熱負擔也跟著水漲船高。單純靠增加堆疊層數或拉高I/O速度，已經無法支撐後續的性能擴張——這是SK海力士在會上反覆強調的觀點。
為了解決供電網路（PDN）面臨的挑戰，SK海力士打算採用最新且經最佳化的邏輯晶圓代工製程，並讓Power TSV更廣泛地分布在整體結構中。簡單說，就是不只要把訊號傳得更快，還要讓電力送得更穩、更均勻。
對一般人來說，這可能聽起來像是技術人員才關心的細節。但如果你用過高階筆電玩遊戲時發現鍵盤發燙、或是看過AI資料中心機房的空調帳單，就會明白功耗與散熱從來不是「次要問題」——它們直接決定了晶片能不能穩定運作，以及營運成本有多高。
從技術路線看產業局勢：誰能掌握封裝，誰就掌握AI算力
SK海力士這場演講，表面上是一次技術進度報告，實際上更像是一張戰略地圖。他們清楚地告訴業界：HBM的未來不只在於DRAM本身的製程微縮，更在於如何透過封裝技術，把記憶體與邏輯晶片「黏」得更緊、更聰明。
有趣的是，他們同時將Intel的EMIB與台積電的CoWoS並列為參考解決方案。這不是客氣，而是現實——HBM做得好不夠，還得看它能跟誰的封裝平台配合得最好。對台灣的半導體供應鏈來說，這既是機會也是考驗：台積電的CoWoS已經是HBM搭配AI加速器的黃金標準，但Intel EMIB的勢力也在成長中。
如果外媒wccftech報導的「英特爾與SK海力士可能成立合資企業」屬實，那整個AI記憶體的生態系將會迎來一次不小的洗牌。台灣的記憶體相關廠商，恐怕不能只當旁觀者。
下一步怎麼走？三個值得追蹤的指標
從消費者的角度來看，HBM技術的演進最終會反映在AI服務的運算速度與成本上。但從產業觀察者的角度，接下來的半年內，有三件事情值得緊盯：一是台積電與SK海力士在3D封裝整合上的合作進度，二是英特爾EMIB技術在實際AI晶片中的導入狀況，三是混合鍵合技術能否順利量產並通過可靠度驗證。
回到最根本的問題：當記憶體與運算單元之間的距離趨近於零，我們對「電腦」這個概念的想像，也該跟著改變了。
本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
HBM4和HBM3E最大的技術差異在哪？
HBM4最大的升級在於I/O數量從1024翻倍至2048，單堆疊頻寬突破2TB/s，同時TSV數量超過2萬個、比HBM3E增加近一倍，封裝尺寸與高度也同步增加以容納更高密度。
混合鍵合技術對一般消費者有什麼影響？
混合鍵合能讓HBM在堆疊更多層的同時降低約35%的熱阻，代表未來AI加速器可以在更穩定的溫度下運作，直接影響AI服務的回應速度與資料中心的用電成本。
3D封裝結構何時會實際出現在產品中？
SK海力士並未給出具體時間表，但從技術難度來看，3D架構需同時解決散熱、供電與良率問題，業界普遍預期2028年之後才有機會進入量產階段。
資料來源：Hot Chips 2026 SK海力士封裝工程副總裁Jaesik Lee演講、wccftech報導
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