近期，市場高度關注台積電先進封裝技術CoPoS的發展，原本被視為AI晶片擴大趨勢下的必然方向，其時程卻意外延後。這並非技術瓶頸，而是AI晶片設計策略正在發生關鍵轉變，重新思考「封裝是不是非得一直做大」這個問題。
事實陳述：台積電CoPoS延後，背後是晶片設計思維的轉變
騰旭投資投資長程正樺在《下班國際線》節目中指出，台積電CoWoS近期反而出現追加需求，其中一項原因正是CoPoS時程的延後。他解釋，CoWoS與CoPoS概念相近，主要差異在於載體形式：CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體。
從理論上來看，當晶片封裝面積擴大到8個reticle甚至更高時，圓形晶圓的邊角確實會產生較多空間浪費。舉例來說，同樣一次製程，圓形載體可能只能配置約4個大型單元，而方形載體卻可提高到約12個，在成本與生產週期上都有改善空間。不過，方形製程並非簡單地將圓盤「切成方的」；既有的設備、治具、化學材料塗布與製程設計，許多都建立在圓形晶圓之上，一旦改成方形面板，大量設備與流程必須重做。因此，只有當封裝尺寸真的大到一定程度，CoPoS的經濟效益才會明顯；如果晶片沒有繼續快速變大，切換新製程的急迫性自然就會下降。
可帶走的知識點： 先進封裝的載體形式選擇，是技術能力與經濟效益之間的一場權衡，並非越大越好。
各方反應：輝達的「伺服器空間戰」與晶片尺寸的矛盾
真正讓「越大越好」邏輯踩煞車的，其實是伺服器本身的物理空間限制。程正樺以NVIDIA（輝達）平台為例說明，目前大型AI封裝約5.5個reticle，一個compute tray假設可以放4顆；若未來單顆晶片一路膨脹到8個reticle，可能只剩2顆能塞進同樣空間。
有趣的是，這就出現了一個反直覺的問題：5.5個reticle乘以4顆，和8個reticle乘以2顆相比，整個運算托盤得到的總體算力未必有巨大差距。更何況，晶片愈大，製造難度、良率以及warpage翹曲問題都更加棘手。因此，當後續產品仍能維持約5.5個reticle的封裝規模時，CoWoS就仍然足以支撐需求，也沒有必要為了更大面積立刻全面轉向CoPoS。換句話說，CoPoS延後未必代表台積電技術碰壁，更可能是客戶產品規格與經濟效益重新計算後的結果。
可帶走的知識點： 晶片設計不僅要追求單體性能，更要考量系統整合與總體算力密度，實體空間限制是重要考量。
背景補充：AI算力新戰場，從2D「做大」轉向3D「堆疊」
然而，AI算力不可能停在原地。既然封裝平面不能無限制擴張，另一條路就是從2D走向3D。程正樺指出，如果固定同樣的封裝尺寸，在GPU上方再堆疊另一顆GPU，就可能透過垂直整合增加運算密度，而台積電的SoIC正是這種3D系統整合的重要技術之一。
他形容，過去對晶片的思維像是不斷把房子「往旁邊蓋」，下一步可能改成「往上蓋」。在同樣占用面積下，透過3D堆疊放入更多運算元件，理論上就有機會大幅增加算力，因此SoIC相關投資的重要性可能提高。目前看來，3D方向的發展速度可能比單純把大型封裝繼續放大更快。這也意味著，市場如果只盯著「CoWoS之後一定就是CoPoS」，可能把AI封裝的進化想得太線性。真正的競爭已經從平面面積大小，升級到如何在固定伺服器空間中塞入最多算力。
可帶走的知識點： 在物理空間限制下，3D堆疊技術（如SoIC）是提升AI晶片運算密度的關鍵路徑，而非盲目擴大晶片平面尺寸。
從產業面來看，台積電CoPoS的延後，絕非單純的技術問題，而是反映了AI晶片設計與市場需求之間更深層的策略調整。輝達的案例明確指出，在伺服器有限的物理空間裡，一味追求晶片平面面積的擴大，效益正逐漸遞減。這促使整個產業將目光轉向垂直整合的3D堆疊技術，如台積電的SoIC，來實現更高的運算密度。這場變革預示著，未來AI晶片的競爭焦點將不再只是「誰做得最大」，而是「誰能堆疊得最高、整合得更精巧，並穩定實現量產」。這對台積電的技術路線圖來說，無疑是一次靈活的戰略轉身。
這場從「做大」轉向「堆高」的戰略調整，不僅影響著晶片製造的技術路線，也牽動著整個AI產業的未來走向。對於關心科技趨勢、乃至於投資半導體產業的讀者來說，理解這些底層邏輯的變化，遠比追逐表面的新聞熱點來得重要。下次當你看到某項先進技術的進程有所調整時，或許該問問自己，這背後是否隱藏著更宏觀的產業策略轉變？
本文改寫整理自公開新聞來源，原始報導由Yahoo奇摩新聞發布。
常見問題 FAQ
為什麼台積電CoPoS先進封裝技術的時程會延後？
台積電CoPoS延後並非技術問題，而是AI晶片設計策略的轉變。由於伺服器物理空間限制，以及大型晶片製造難度與良率考量，客戶發現單純將晶片「做大」的效益遞減，轉而評估3D堆疊等其他提升算力密度的方案。
CoWoS和CoPoS這兩種先進封裝技術主要差別在哪裡？
CoWoS與CoPoS概念相近，主要差別在於載體形式。CoWoS沿用圓形晶圓製程，而CoPoS則希望轉向更接近方形面板的載體。方形載體在極大面積封裝時能減少邊角空間浪費，但需重做大量既有設備與流程，經濟效益需晶片尺寸達到一定規模才能顯現。
什麼是SoIC？它對AI晶片未來發展有何意義？
SoIC是台積電的3D系統整合晶片（System-on-Integrated-Chips）技術。它透過垂直堆疊的方式，在相同平面面積下放入更多運算元件，大幅增加運算密度。在AI晶片平面擴張受限的趨勢下，SoIC代表了未來AI算力提升的重要方向，將競爭從「做大」轉向「堆高」。
AI晶片未來的發展趨勢會是如何？
AI晶片未來發展趨勢將從單純追求平面「做大」轉向更注重「運算密度」與「垂直整合」。3D堆疊技術如SoIC將扮演關鍵角色，如何在有限的伺服器物理空間中，透過垂直整合、異質整合等方式，塞入最多且最有效率的算力，將是下一場AI晶片戰的重點。
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