事件總覽：從標準HBM堆疊到直接把記憶體「疊」在AI晶片上方，三星在Hot Chips 2026端出三階段技術藍圖，最終目標zHBM不只省掉中介層、砍掉SerDes，更宣稱能讓單一模組最多省下100W功耗。
半導體產業這幾年最熱的話題，HBM絕對排得上前三名。但說真的，大部分人討論HBM都只停留在「頻寬多大」「堆了幾層」「誰供貨給輝達」——這些很重要，不過真正決定未來AI算力天花板的，不是層數，是架構。
三星在這次Hot Chips 2026的技術揭露，剛好給了我們一個機會，把HBM的演進路徑看得更清楚。三星DRAM設計團隊的Sangwook Han回顧了基本架構：Core Die（核心晶片）負責DRAM記憶體單元與核心電路，最多可堆到16層；Base Die（基礎晶片）則在底部，負責處理DRAM相關功能。聽起來很基礎對吧？但接下來的變化，就在這塊Base Die身上。
📅 第一階段：把xPU的功能「搬」進Base Die
標準HBM的Base Die，功能相對單純，主要就是基本資料與測試路徑。三星現在做的就是利用先進邏輯製程，讓Base Die整合類似SoC的功能，同時保留標準Core Die堆疊。白話文來說，就是把原本放在AI晶片xPU裡面的部分功能，移到HBM的Base Die裡面。省下來的晶片面積幹嘛用？拿去增加CPU、GPU、NPU或其他AI運算單元。
這不只是位置搬移而已，三星在HBM4已經導入D2D PHY來取代傳統HBM PHY，縮短HBM與xPU之間的資料傳輸路徑，同時降低介面電路面積與功耗。
不過到了HBM5階段，三星也坦承出現了局部熱點（Thermal Hotspots）問題。解法倒是滿乾脆的——推出HPB技術（熱傳導路徑區塊，Heat Path Block），號稱可以讓峰值溫度降低超過35%，覆蓋50%的PHY區域。講白一點，前面省下來的功耗，後面得靠散熱技術補回來，這條路不是沒代價的。
📅 第二階段：Base Die的閒置空間拿來擴充容量
到了第二階段，三星不只要搬功能，還要在Base Die的閒置空間裡面「塞」記憶體擴充控制器與PHY。為什麼需要這樣做？AI大模型的上下文視窗急劇擴大，KV快取需求容量跟著暴增——這不是明年後年的事，是現在進行式。
話說回來，這階段的關鍵思維其實很直接：既然Base Die是邏輯晶片，面積又那麼大，與其讓它空著，不如拿來做更多事。這不是顛覆性的創新，但確實是務實的工程優化。
📅 第三階段：zHBM——把HBM直接疊在xPU上方
第三階段就是三星這次真正想講的重頭戲：zHBM。這名字取得滿有意思，z軸代表垂直方向，也就是把HBM垂直堆疊在XPU上方，不再需要傳統2.5D封裝用的中介層（Interposer）。
省掉中介層的好處是什麼？首先是矽面積直接省下來，其次是訊號傳輸路徑變短。三星在zHBM採用分散式I/O（Distributed I/O）架構，縮短HBM堆疊內部的資料傳輸距離；同時透過架構最佳化移除SerDes（序列器／解序列器），避免不必要的功耗累積。
數字會說話。三星宣稱，跟標準HBM4E堆疊相比，zHBM的能源效率提升70%、DRAM頻寬增加230%，每個DRAM模組最多可省下100W功耗，而XPU（以GPU為例）額外獲得8.3%的功耗空間。這次展示的方案，是在單一XPU上方配置4組zHBM堆疊。
這8.3%是什麼概念？對於動輒數百瓦甚至上千瓦的AI加速器來說，多出8.3%的功耗空間，就意味著可以把更多電力分配給運算單元，而不是花在記憶體傳輸上頭。
為了實現zHBM，三星正在開發包括WoW（晶圓對晶圓）與HCB（混合立方鍵合）在內的先進封裝技術，目標是實現超高I/O密度，打造整合式SoC-DRAM架構。
編輯觀點：三星這次的技術藍圖其實透露了一個關鍵訊號——HBM的競爭已經從「堆疊層數軍備競賽」轉向「架構整合戰」。SK海力士也在推3D堆疊，三星同樣走這條路，兩家方向一致，差別在於誰先把量產良率拉起來。但對一般消費者或甚至終端AI應用開發者來說，真正值得關注的不是誰先發布，而是這些省下來的功耗與面積，最終能不能轉換成更便宜的算力或更長的電池續航。說句老實話，如果省下100W只讓GPU多8.3%空間，但封裝成本翻倍，那這個帳在商業上還不一定算得過來。真正的決勝點，在於成本結構與生態系整合能力。
📅 時間軸上的競賽：三星與SK海力士誰先跑到終點？
三星這次揭露的三階段路徑，從HBM4開始、到HBM5、再到zHBM，時間軸上其實跟SK海力士先前公布的3D封裝結構藍圖遙遙相對。兩家韓國大廠都往同一個方向前進——把記憶體跟運算更緊密地綁在一起。
不過話說回來，技術藍圖歸藍圖，量產時程與良率才是真正考驗。三星要實現zHBM，得同時搞定WoW與HCB兩種先進封裝技術，這可不是簡單的工程挑戰。尤其是HCB這種混合立方鍵合，對於對位精度與散熱管理的要求都極高。
至今影響與未來展望
從第一階段的Base Die功能整合，到第二階段的容量擴充，再到第三階段的zHBM 3D堆疊，三星這條技術路徑其實反映了一個更根本的產業趨勢：記憶體與運算之間的界線正在模糊化。過去涇渭分明的「記憶體負責存、處理器負責算」，在AI時代已經不夠用。
往前看兩三年，如果zHBM順利量產，我們很可能會看到AI加速器的設計出現根本性的改變——中介層消失、基板面積縮小、散熱解決方案重新設計。但更大的變數其實在於：當記憶體跟運算疊在一起之後，散熱問題會不會從局部熱點變成全局熱浪？這不是三星一家能解決的問題，而是整個半導體供應鏈都得面對的物理極限挑戰。
對台灣的半導體供應鏈來說，這個趨勢其實是機會也是警訊。先進封裝技術的門檻越來越高，能夠參與這場遊戲的玩家只會越來越少。誰能在這波3D整合浪潮中卡住關鍵位置，誰就能在下一世代的AI硬體競賽中拿到入場券。
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本文改寫整理自公開新聞來源，原始報導由科技新報發布。
常見問題 FAQ
三星zHBM什麼時候會量產？
三星尚未公布zHBM的確切量產時程，目前屬於技術藍圖階段，業界推測可能落在2028年之後的HBM世代。
zHBM跟SK海力士的3D封裝技術有什麼不同？
兩家方向一致，都是把HBM垂直堆疊在運算晶片上方，但三星強調zHBM採用分散式I/O與移除SerDes來降低功耗，具體實現方式與封裝技術仍有差異。
zHBM宣稱的省電100W是真的嗎？
這是三星在Hot Chips 2026發表的內部模擬數據，實際量產後表現仍取決於封裝良率、散熱設計與整體系統整合狀況，建議持續關注後續實測結果。
zHBM對一般消費者有什麼影響？
間接影響較大。若zHBM成功量產，可望降低AI加速器功耗與成本，長期可能反映在AI服務價格或終端裝置電池續航力上，但短期內主要影響雲端AI基礎建設。
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